IBM 刚刚完成了一件半导体行业原以为还需要数年才能实现的事情：展示了一项可实际运行的芯片技术，突破了 1 纳米的极限。IBM 的亚 1 纳米芯片运行在0.7 纳米制程节点，它不仅仅是前代产品的缩小版，而是代表了一种从根本上不同的晶体管构建方式——并且可能在未来十年改变 AI 计算、节能数据中心以及消费电子产品的能力边界。
Summary
要点速览
- IBM 发布了全球首个亚 1 纳米芯片技术，采用全新的纳米堆叠架构，运行在0.7 nm 制程节点。
- 通过在 3D 层中垂直堆叠晶体管，该芯片在指甲大小的面积上集成了接近 1000 亿个晶体管。
- 与 IBM 的 2 nm 前代技术相比，新设计可提供最高50% 的性能提升或最高70% 的能效提升。
- 片上 SRAM 存储器实现了40% 的缩放，这是支撑 AI 工作负载的关键指标。
- 这是一项研究里程碑，而非商业产品——如果该方案在规模化上具备竞争力，IBM 预计量产可能在五年内实现。
IBM 宣布全球首个亚 1 纳米芯片
这一公告于 2026 年 6 月 25 日发布，立刻引发了芯片行业多年来一直在默默思考的问题：摩尔定律真的走到尽头了吗，还是有人找到了绕行的道路？
至少目前来看，IBM 的答案是绕行——而且是一次戏剧性的绕行。0.7 nm 制程节点并不是一个小步前进，它跨越了许多工程师认为是硅基晶体管缩放实际极限的门槛。为了达到这一点，IBM 并非只是以传统方式继续缩小晶体管尺寸，而是从零开始重构了整个架构。
突破性的 0.7 nm 制程节点技术
当前行业标准大约在 2 纳米左右——这已经小到令人难以想象，大致相当于几个原子的宽度。IBM 的新技术达到了 0.7 nm，使其成为全球首个已知的低于 1 纳米节点的芯片技术。换个角度来看：一纳米是一米的十亿分之一，在这一尺度上运行的晶体管已经处在经典物理学所能轻松解释的边界。
Jay Gambetta，IBM 研究院院长兼 IBM 院士，将其称为“计算领域的里程碑时刻，把技术从纳米时代推进到了原子尺度”。这番话分量十足——IBM 在半导体领域拥有长期的“第一”纪录，即便商业化时间表尚不明朗，研究界也会严肃对待这样的发布。
纳米堆叠架构与 3D 晶体管堆叠
这一突破背后的秘密，是 IBM 所称的纳米堆叠架构——业界首个基于纳米片的三维晶体管设计。IBM 并未继续沿用在平坦二维平面上缩小晶体管（几十年来推动芯片进步的传统路径），而是通过一种称为 3D 顺序集成的技术，将晶体管在 3D 层中垂直堆叠并交错排列。
萨里大学计算机科学家 Alan Woodward 教授给出了一个通俗的类比：如果三星和英特尔等竞争对手现有的 3D 芯片尝试，相当于 30 到 50 层高的建筑，那么 IBM 的 NanoStack 方案就像是一座 100 层的摩天大楼。“我认为可以公平地说，IBM 的方案是目前最具雄心的。”他说。
这种雄心也带来了真正的工程挑战。热量是一个重大隐患——晶体管在开关时会产生热量，而在高密度的垂直堆叠中，这些热量很难有效散出。还有层间隔离的问题：如果晶体管之间的绝缘层过薄，晶体管可能无法正确关断。IBM 能否在大规模生产中解决这些问题，将决定这项技术能否真正走向量产。
技术进展与性能指标
无论从哪个角度看，核心数据都相当惊人。
晶体管密度与芯片尺寸
纳米堆叠设计在一块大致指甲大小的芯片上集成了接近 1000 亿个晶体管。这种密度得益于“向上发展”——通过堆叠多层结构，实现了传统平面设计在这一尺度上根本无法容纳的集成度。
性能与能效提升
与 IBM 自家的 2 nm 前代技术相比，0.7 nm 芯片在运行等效工作负载时，可提供最高 50% 的性能提升，或者最高 70% 的能效提升。“性能或能效”的表述是刻意为之：芯片设计师可以根据应用需求，在同一底层架构上调优，偏向极致速度或更低功耗。
这种灵活性在当下尤为重要。生成式 AI 的爆发已将数据中心的能耗变成科技行业最紧迫的问题之一。服务器集群正在给电网带来压力，并需要工业级的冷却系统。一款在提供相同算力的前提下能将能耗降低 70% 的芯片，不仅是技术成就，更可能成为解决这一昂贵且现实的基础设施危机的答案之一。
面向 AI 工作负载的 SRAM 缩放
除了纯粹的处理能力，IBM 还通过可运行的 CMOS 反相器验证了纳米堆叠方案，并在 SRAM 上展示了 40% 的缩放——SRAM 是直接为处理器提供数据的高速片上存储器。对于 AI 工作负载而言，模型会持续从内存中调用海量数据，因此更快、更高密度的片上存储器与晶体管数量本身同样重要。在这一节点上实现 40% 的 SRAM 缩放，是一个有力信号，表明该架构适用于当前最关键的工作负载类型。
研发进展、量产前景与行业协作
这项技术正在纽约州奥尔巴尼的一家顶尖研究设施中开发，该设施即将引入一台 ASML 高数值孔径（High-NA）EUV 光刻机——这是目前最先进的芯片制造设备，能够以该节点所需的精度刻画电路。High-NA EUV 设备的可用性与成熟度本身，也是这项研究能多快向量产过渡的关键因素。
量产时间表
IBM 估计，如果纳米堆叠方案被证明可以规模化，并且没有竞争对手抢先达到这一里程碑，那么在五年内实现量产是可行的。这种带条件的表述是坦诚的——将研究原型扩展到高产能制造，与在实验室中完成演示是完全不同的挑战。半导体发展史上不乏令人印象深刻的研究突破，最终花了远超预期的时间才变成产品，甚至从未真正商业化。
合作伙伴
IBM 并非单打独斗。Lam Research、东京电子（Tokyo Electron）以及 SCREEN Semiconductor Solutions 都在参与相关工艺开发，以便将纳米堆叠转化为可制造的技术。这些都是半导体设备领域的重要企业——它们的参与表明，行业生态正在认真对待这一方向，而非将其视为纯粹的学术好奇心产物。
这项合作的重要性在于其对可制造性的暗示。在这一阶段就展开设备层面的合作，说明 IBM 已经在思考量产所需的工艺工程，而不仅仅是器件本身的物理原理。能在早期就把世界级设备厂商拉进来，正是企业在认为某项研究突破具备可信商业化路径时会采取的行动。
Gambetta 用宏观的视角来概括这一架构转变：“通过全新的纳米堆叠架构，我们不仅是在制造更小的晶体管，而是在重塑芯片的构建方式，以实现大幅提升的算力和能效。”如果这种重塑在量产规模上依然站得住脚，它可能会将摩尔定律的有效期再延长至少十年，超出大多数分析师此前的预期——并在这一过程中重塑 AI 硬件的经济模型。
常见问题
IBM 的 0.7 纳米芯片有何重要意义？
这是全球首个亚 1 纳米芯片技术，采用新型 3D 纳米堆叠架构，大幅提升晶体管密度——在指甲大小的芯片上集成接近 1000 亿个晶体管——并相较前几代技术显著改善能效。
IBM 的纳米堆叠架构与传统芯片设计有何不同？
IBM 的纳米堆叠方案并非在平坦的二维表面上继续缩小晶体管，而是通过 3D 顺序集成，将晶体管在三维层中垂直堆叠并交错排列。这样可以在不完全依赖横向微缩（已接近物理极限）的情况下提升晶体管密度。
与上一代 2 nm 芯片相比，IBM 新芯片在性能上有哪些提升？
0.7 nm 芯片相较 IBM 的 2 nm 前代技术，可提供最高 50% 的性能提升，或最高 70% 的能效提升，具体取决于该架构在特定应用中的配置方式。
IBM 的亚 1 nm 芯片技术何时可能实现商业化生产？
IBM 估计，如果纳米堆叠技术被证明可以扩展到高产能制造，并且在与其他半导体公司的技术进展竞争中保持优势，那么量产可能在五年内实现。
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